什么是硬件描述語言

什么是硬件描述語言

　　什么是硬件描述語言，你知道嗎?今天就讓學習啦小編來教下大家吧，快來看看吧，希望能讓大家有所收獲!

　　什么是硬件描述語言

　　硬件描述語言HDL是一種用形式化方法描述數字電路和系統的語言。利用這種語言，數字電路系統的設計可以從上層到下層(從抽象到具體)逐層描述自己的設計思想，用一系列分層次的模塊來表示極其復雜的數字系統。然后，利用電子設計自動化(EDA)工具，逐層進行仿真驗證，再把其中需要變為實際電路的模塊組合，經過自動綜合工具轉換到門級電路網表。接下去，再用專用集成電路ASIC或現場可編程門陣列FPGA自動布局布線工具，把網表轉換為要實現的具體電路布線結構。

　　硬件描述語言的概述

　　隨著EDA技術的發展，使用硬件語言設計PLD/FPGA成為一種趨勢。目前最主要的硬件描述語言是VHDL和Verilog HDL。 VHDL發展的較早，語法嚴格，而Verilog HDL是在C語言的基礎上發展起來的一種硬件描述語言，語法較自由。 VHDL和Verilog HDL兩者相比，VHDL的書寫規則比Verilog煩瑣一些，但verilog自由的語法也容易讓少數初學者出錯。 國外電子專業很多會在本科階段教授VHDL,在研究生階段教授verilog。從國內來看，VHDL的參考書很多，便于查找資料，而Verilog HDL的參考書相對較少，這給學習Verilog HDL帶來一些困難。 從EDA技術的發展上看，已出現用于CPLD/FPGA設計的硬件C語言編譯軟件，雖然還不成熟，應用極少，但它有可能會成為繼VHDL和Verilog之后，設計大規模CPLD/FPGA的又一種手段。硬件描述語言的結構

　　硬件描述語言的優點

　　(1)與其他的硬件描述語言相比，VHDL具有更強的行為描述能力，從而決定了他成為系統設計領域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規模電子系統的重要保證。

　　(2)VHDL豐富的仿真語句和庫函數，使得在任何大系統的設計早期就能查驗設計系統的功能可行性，隨時可對設計進行仿真模擬。

　　(3)VHDL語句的行為描述能力和程序結構決定了他具有支持大規模設計的分解和已有設計的再利用功能。符合市場需求的大規模系統高效，　　高速的完成必須有多人甚至多個代發組共同并行工作才能實現。

　　(4)對于用VHDL完成的一個確定的設計，可以利用EDA工具進行邏輯綜合和優化，并自動的把VHDL描述設計轉變成門級網表。

　　(5)VHDL對設計的描述具有相對獨立性，設計者可以不懂硬件的結構，也不必管理最終設計實現的目標器件是什么，而進行獨立的設計。硬件描述語言的用途　　HDL有兩種用途：系統仿真和硬件實現。 如果程序只用于仿真，那么幾乎所有的語法和編程方法都可以使用。 但如果我們的程序是用于硬件實現(例如：用于FPGA設計)，那么我們就必須保證程序"可綜合"(程序的功能可以用硬件電路實現)。 不可綜合的HDL語句在軟件綜合時將被忽略或者報錯。 我們應當牢記一點："所有的HDL描述都可以用于仿真，但不是所有的HDL描述都能用硬件實現。

　　硬件描述語言開發流程

　　用VHDL/VerilogHD語言開發PLD/FPGA的完整流程為：

　　1.文本編輯：用任何文本編輯器都可以進行，也可以用專用的HDL編輯環境。通常VHDL文件保存為.vhd文件，Verilog文件保存為.v文件

　　2.功能仿真：將文件調入HDL仿真軟件進行功能仿真，檢查邏輯功能是否正確(也叫前仿真，對簡單的設計可以跳過這一步，只在布線完成以后，進行時序仿真)

　　3.邏輯綜合：將源文件調入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾表達式和信號的連接關系。邏輯綜合軟件會生成.edf(edif)的EDA工業標準文件。

　　4.布局布線：將.edf文件調入PLD廠家提供的軟件中進行布線，即把設計好的邏輯安放到PLD/FPGA內

　　5.時序仿真：需要利用在布局布線中獲得的精確參數，用仿真軟件驗證電路的時序。(也叫后仿真)

　　6.編程下載：確認仿真無誤后，將文件下載到芯片中

　　硬件描述語言與原理圖輸入法的關系

　　HDL和傳統的原理圖輸入方法的關系就好比是高級語言和匯編語言的關系。HDL的可移植性好，使用方便，但效率不如原理圖;原理圖輸入的可控性好，效率高，比較直觀，但設計大規模CPLD/FPGA時顯得很煩瑣，移植性差。在真正的PLD/FPGA設計中，通常建議采用原理圖和HDL結合的方法來設計，適合用原理圖的地方就用原理圖，適合用HDL的地方就用HDL，并沒有強制的規定。在最短的時間內，用自己最熟悉的工具設計出高效，穩定，符合設計要求的電路才是我們的最終目的。

　　硬件描述語言的發展

　　硬件描述語言HDL的發展至今已有20多年的歷史，并成功地應用于設計的各個階段：建模、仿真、驗證和綜合等。到20世紀80年代，已出現了上百種硬件描述語言，對設計自動化曾起到了極大的促進和推動作用。但是，這些語言一般各自面向特定的設計領域和層次，而且眾多的語言使用戶無所適從。因此，急需一種面向設計的多領域、多層次并得到普遍認同的標準硬件描述語言。20世紀80年代后期，VHDL和Verilog HDL語言適應了這種趨勢的要求，先后成為IEEE標準。

　　現在，隨著系統級FPGA以及系統芯片的出現，軟硬件協調設計和系統設計變得越來越重要。傳統意義上的硬件設計越來越傾向于與系統設計和軟件設計結合。硬件描述語言為適應新的情況，迅速發展，出現了很多新的硬件描述語言，像Superlog、SystemC、Cynlib C++等等。